Senior IP Design Engineer- Remote EU -(If/s)

Rola polega na projektowaniu wysokowydajnych bloków IP (Intellectual Property) dla układów FPGA i Adaptive SoC. Praca obejmuje pisanie kodu RTL w SystemVerilog, zapewnienie spełnienia wymogów czasowych (timing closure) oraz integrację z większym systemem. To typowa rola inżyniera hardware'owego, specjalizującego się w cyfrowym projektowaniu układów programowalnych. Nie jest to rola software'owa, mimo że używa się skryptów Python/TCL.